La tecnología TCAM configurable de 3 nm permite alcanzar 5,27 Mb/mm², un consumo de 0,167 fJ/bit y búsqueda a 1,7 GHz, optimizando densidad, eficiencia energética y seguridad funcional en SoC de automoción.
La nueva tecnología TCAM configurable de 3 nm presentada por Renesas Electronics Corporation introduce una arquitectura de memoria ternaria optimizada para SoC de automoción que requieren alta densidad, bajo consumo y elevada cobertura de seguridad funcional.
La TCAM, acrónimo de Ternary Content Addressable Memory, es una memoria capaz de comparar en paralelo un dato de entrada frente a todos los registros almacenados, permitiendo coincidencias en tres estados lógicos y acelerando procesos de clasificación y encaminamiento de datos.
Fabricada en proceso FinFET de 3 nm, la propuesta responde al crecimiento del tráfico en entornos 5G y computación cloud y edge, donde se demandan configuraciones amplias como 256 bits por 4.096 entradas sin penalizar área ni consumo.
Arquitectura híbrida Hard-Macro y Soft-Macro para máxima densidad
La solución combina macros físicos dedicados con generación automática de soft-macros mediante herramientas de diseño, permitiendo configurar anchos de clave entre 8 y 64 bits y profundidades de 32 a 128 entradas con granularidad fina.
Configuraciones mayores, como 256 bits por 4.096 entradas, se implementan mediante la agregación de dichos bloques en un único macro configurable, lo que evita la proliferación de bancos y repetidores que incrementan el área periférica y dificultan el cierre temporal.
Gracias a esta estrategia híbrida, la tecnología alcanza una densidad de memoria de 5,27 Mb/mm², situándose entre las más elevadas en su categoría.
Búsqueda segmentada y eficiencia energética de 0,167 fJ/bit
Cada hard macro integra un circuito de detección de ausencia total de coincidencias que determina en una primera etapa si todas las entradas resultan no coincidentes y decide si se ejecuta la segunda fase de búsqueda.
La arquitectura implementa una búsqueda segmentada en dos etapas con canalización a nivel de macro, reduciendo energía al detener la segunda fase cuando no es necesaria.
En configuraciones de 64 a 256 bits por 512 entradas, el esquema logra reducciones de energía de hasta 71,1 % en búsqueda por columnas con partición de clave y hasta 65,3 % en búsqueda por filas sin partición.
En una configuración de 256 bits por 512 entradas, el consumo de búsqueda se sitúa en 0,167 fJ/bit y el reparto de carga temporal permite operar con un reloj de 1,7 GHz.
El resultado es una figura de mérito definida como densidad multiplicada por velocidad y dividida por energía que alcanza 53,8, superando desarrollos previos.
Seguridad funcional reforzada para cumplimiento ISO 26262
En aplicaciones de automoción, donde la norma ISO 26262 exige elevados niveles de integridad funcional, la proximidad física de las celdas TCAM puede provocar errores dobles por radiación que no son corregibles mediante códigos SECDED, acrónimo de Single Error Correction Double Error Detection.
Para mitigar este riesgo, la arquitectura separa físicamente buses de datos impares y pares junto con los bits de paridad ECC, aumentando la distancia entre celdas y transformando potenciales errores dobles en errores simples corregibles.
Adicionalmente, la paridad ECC se almacena en una SRAM dedicada con decodificador de direcciones independiente, lo que mejora la detectabilidad en caso de selección incorrecta de dirección durante escrituras.
La combinación de flexibilidad en anchura de clave, profundidad configurable, eficiencia energética y mecanismos avanzados de seguridad posiciona esta tecnología TCAM de 3 nm como una base sólida para SoC de automoción, así como para sistemas industriales y de consumo con intercambio de datos de alta velocidad entre sensores y procesadores.
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